Verilog 的資料型態

Verilog只能用下列這些資料型態，如果使用SystemVerilog的logic/bit…等資料型態會compile error。

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reg
wire
integer
real
time
realtime

SystemVerilog 的資料型態

SystemVerilog主要是用來建置testbench來測試verilog，多了一些相似於C的資料型態讓開發者更容易做出testcase，SystemVerilog也可以使用上述Verilog的資料型態。

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logic
bit
byte
shortint
int
longint
shortreal